台积电先进封装技术科普

[发布日期：2021-07-30 13:22:15]　点击：

　　最近，关于台积电的先进封装有很多讨论，让我们透过他们的财报和*新的技术峰会来对这家晶圆代工巨头的封装进行深入的介绍。

　　资料显示，在张忠谋于2011年重返公司之后，就下定决定要做先进封装。而1994年加入公司的余振华就是台积电这个“秘密”项目的带头人。CoWoS技术则是台积电在这个领域的小试牛刀。他们这个技术首先在Xilinx的FPGA上做了实现，而基于此衍生的InFO封装则在苹果处理器上大放异彩，并从此让台积电的封装名扬天下。

　　台积电先进封装技术科普

　　据Semiwiki报道，去年，台积电将他们的 2.5D 和 3D 封装产品合并为一个单一的、全面的品牌3DFabric。

　　其中，2.5D封装技术CoWoS可分为 CoWoS 和 InFO 系列。首先看CoWoS技术，可以分为以下几种：

　　1、CoWoS-S

　　用于die到die再分布层 (redistribution layer：RDL) 连接的带有硅中介层的“传统”基板上晶圆上芯片(chip-on-wafer-on-substrate with silicon interposer )正在庆祝其大批量制造的第 10 年。

　　2、CoWoS-R

　　CoWoS-R 选项用有机基板中介层取代了跨越 2.5D die放置区域范围的(昂贵的)硅中介层。CoWoS-R 的折衷是 RDL 互连的线间距较小——例如，与 CoWoS-S 的亚微米间距相比，有机上的间距为 4 微米。

　　3、CoWoS-L

　　在硅 –S 和有机 –R 中介层选项之间，TSMC CoWoS 系列包括一个更新的产品，具有用于相邻die边缘之间(超短距离)互连的“本地”硅桥。这些硅片嵌入有机基板中，提供高密度 USR 连接(具有紧密的 L/S 间距)以及有机基板上(厚)导线和平面的互连和功率分配功能。

　　请注意，CoWoS 被指定为“chip last”组装流程，芯片连接到制造的中介层。

　　再看2.5D封装技术InFO。

　　据介绍，InFO 在载体上使用(单个或多个)裸片，随后将这些裸片嵌入molding compound的重构晶圆中。随后在晶圆上制造 RDL 互连和介电层，这是“chip first”的工艺流程。单die InFO 提供了高凸点数选项，RDL 线从芯片区域向外延伸——即“扇出”拓扑。如下图所示，多die InFO 技术选项包括：

　　InFO-PoP：“package-on-package”InFO-oS：“InFO assembly-on-substrate”

　　台积电的3D封装技术则是SoIC。

　　据台积电介绍，公司的3D 封装与 SoIC 平台相关联，该平台使用堆叠芯片和直接焊盘键合，面对面或面对背方向 -表示为 SoIC 晶圆上芯片(chip on wafer)。硅通孔 (TSV) 通过 3D 堆栈中的die提供连接。

　　SoIC 开发路线图如下所示——例如，N7-on-N7 芯片配置将在 21 年第四季度获得认证。

　　台积电先进封装气泡问题

　　无损是什么先进封装工艺都会在灌封，点胶，贴合等工艺过程中产生一定的气泡，从而造成大量不良和损耗，而选择ELT台湾先进真空压力除泡机是包括台积电在内的许多同业的解决方案。

友硕ELT真空压力除泡烤箱是全球先进除泡科技，采用真空+压力+高温物理除泡工艺，无尘洁净真空环境，含氧量自动控制，快速升温，快速降温，挥发气体过滤更环保，10寸工业型电脑，烘烤废气内循环收集，气冷式安全设计，高洁净选配，真空/压力/温度时间弹性式设定。

　　广泛应用于灌胶封装，半导体黏着/焊接/印刷/点胶/封胶等半导体电子新能源电池等诸多领域，除泡烤箱众多电子,半导体行业500强企业应用案例。